ANALYSE ET SYNTHÈSE D’UN UART EN VHDL
| dc.contributor.author | Taibi, Souad | |
| dc.contributor.author | Enca/Ballouti Adel | |
| dc.date.accessioned | 2023-07-12T09:01:10Z | |
| dc.date.available | 2023-07-12T09:01:10Z | |
| dc.date.issued | 2023 | |
| dc.description.abstract | Le VHDL est un langage de description matériel utilisé pour développer des circuits numériques en décrivant leur fonctionnement et leur architecture de manière rigoureuse. Il est utilisé pour simplifier la création de circuits, qu'ils soient simples ou complexes. Dans le contexte de la transmission série asynchrone, un circuit intéressant est présenté. Avant d'explorer ce circuit, il est important de définir la transmission série et ses différentes classes, ainsi que la norme RS-232. Ensuite, la structure interne de l'UART est expliquée, et les concepts fondamentaux nécessaires au VHDL sont rappelés. Enfin, les parties essentielles de l'UART, telles que l'émetteur, le récepteur et le générateur de vitesse, sont décrites en utilisant le VHDL | en_US |
| dc.identifier.other | EL/2023 | |
| dc.identifier.uri | http://dspace.univ-msila.dz:8080//xmlui/handle/123456789/40452 | |
| dc.language.iso | fr | en_US |
| dc.publisher | University of M'sila | en_US |
| dc.title | ANALYSE ET SYNTHÈSE D’UN UART EN VHDL | en_US |
| dc.type | Thesis | en_US |
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