Implémentation d’un algorithme de cryptage sur un circuit FPGA
| dc.contributor.author | Zouhir, DAHMANE | |
| dc.date.accessioned | 2018-02-07T07:55:07Z | |
| dc.date.available | 2018-02-07T07:55:07Z | |
| dc.date.issued | 2017 | |
| dc.description.abstract | Dans ce mémoire, nous présentons l’implémentation de l'algorithme cryptographique DES (Data Encryption Standard) sur une plate-forme reconfigurable basée sur FPGA (Field Programmable Gâte Arrays). Notre conception a été implémentée sur une Spartan 3E XC3S100E de package TQ144. L'architecture du design a été décrite dans le langage VHDL, deux architectures sont étudiées pour ce projet : la première est le plus rapide possible, dans ce conception nous avons utilisé une approche pipeline avec l'accent sur la non-linéarité des S-boxes de DES et la deuxième architecture réduite consomme moins de surface que la première architecture sur le FPGA. Le sens de la vitesse pour ce projet est le débit (nombre de bits traités par seconde) et la signification de la surface est le nombre de CLB (Configurable Logic Block). Pour but de réduire la consommation de la surface sur le circuit FPGA parce qu’on a un type de FPGA de faible ressources donc nous allons favoriser une architecture réduite (Small design). | en_US |
| dc.identifier.other | 497 | |
| dc.identifier.uri | http://dspace.univ-msila.dz:8080//xmlui/handle/123456789/2469 | |
| dc.language.iso | fr | en_US |
| dc.publisher | Faculte de technologie / UniversiteMohamed Boudiaf - M’sila | en_US |
| dc.subject | Architecture rapide, Architecture réduite, Cryptographie, DES, FPGA, Implémentation, Pipeline, VHDL. | en_US |
| dc.title | Implémentation d’un algorithme de cryptage sur un circuit FPGA | en_US |
| dc.type | Thesis | en_US |